职位描述/工作职责 1. 负责 SoC full chip design planning / partition / IO integration / timing bugdet / clock tree strategy 工作； 2. 擅长 high performance & high congestion design 的分析和优化岗位要求/任职要求 必备经验/技能： 1. 具备8年或10年以上相关工作经验； 2. 熟悉主流后端implmentation和signoff工具；3.熟悉业界主流工艺，能熟练运用foundary PDK 4. 熟悉Verilog/SDC语法和流程； 5. 熟悉Makefile/Tcl/Perl等脚本处理语言 6. 具备良好的沟通能力、以及良好的英语读写能力（需过英语六级)7. 具备工作抗压能力和态度认真，责任心强。具备以下经验/技能，优先考虑： 1. 有过实际大规模数字集成电路数字后端工作经验优先； 2. 有过advanced工艺16nm；7nm以及以下工艺经验优先； 3. 具备Automotive项目经验者优先。

奕行智能 E.V.A.S Inteligence 定位为一家 AI 大模型时代“云-端一体”的通用 AI 计算芯片公司，以先进的 AI 内核计算架构和 Scale Up 互联作为核心技术。总部在上海，是公司主要的研发运营中心，同时在杭州、深圳、南京、北京等地均设有研发中心，目前融资超 1 亿美金。核心团队：核心团队为国内半导体行业的高端配置。平均从业时间超过 15 年，既有在 Socionext、安霸、海思、中兴、Nvidia、AMD、Cadence、Trident 这些业界头部半导体公司的丰富产品经验，又有共同在一起合作多年的团队信任和默契、凝聚力和战斗力。团队的布局覆盖了从应用、架构算法、软件及工具链、SOC 系统架构、芯片前后端实现到产品量产的产业全链条的专家。